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源时钟路径和目的时钟路径延时不一致
时序分析时，器件模型参数是一个范围值。 其中对于Setup的分析，需要假设Source clk的net delay和logical delay都是最大的情况，而Destination clk则相反，是最小的情况。
回答于 2022-08-22 14:57
时序分析时，器件模型参数是一个范围值。 其中对于Setup的分析，需要假设Source clk的net delay和logical delay都是最大的情况，而Destination clk则相反，是最小的情况。
回答于 2022-08-22 14:57